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    Notes des auteurs ;   

       Cette page "Fonctionnement" n'a pas la prétention, ni la vocation d'être le recueil exhaustif des choix technologiques employés tout au long de la mise au point du présent dispositif. Une page seule n'y suffirait pas...
       En revanche, elle offre une vision globale du fonctionnement en faisant référence au schéma structurel, si le besoin s'en fait sentir...

    Synoptique de la carte mère :

Cliquez sur le croquis ci-dessus pour l'agrandir

    Description des différents étages de la carte mère :

        Compteurs binaires et RAM :   

    Le signal d'horloge CLK délivré par la carte oscillateur est appliqué simultanément aux broches 2 référencées CLK des compteurs binaires synchrones à 4 bits U1, U5 et U10. De la sorte, les sorties binaires Q0 à Q4 fournissent un signal rectangulaire divisé par 2, par 4, par  8 et par 16. La structure en cascade des trois compteurs binaires permet d'obtenir 11 facteurs de division compris entre 2 en broche 14 de U1 et 2048 en broche 12 de U10. Ces 11 sorties vont donc constituer l'ensemble du bus d'adresses chargé de faire évoluer l'adressage des RAM U2 et U9.

    A la fin de l'acquisition en RAM des 2048 échantillons, les différents compteurs sont repositionnés à zéro via la broche 1 référencée MR afin de procéder à la lecture du contenu des RAM, jusqu'à la prochaine phase d'acquisition.
 

 
    Il est légitime de s'interroger sur l'utilité d'employer la technologie 74F161 en lieu et place des 74HC161. En effet, sachant que la fréquence d'échantillonnage de l'oscilloscope plafonne à 30MHz, pourquoi ne pas utiliser trois compteurs en technologie 74HC161 prévus pour fonctionner jusqu'à 60MHz ?
    Dans le cas qui nous occupe, le critère primordial n'est pas la fréquence maximale des compteurs, mais les temps de propagation à l'intérieur des compteurs. En effet, les sorties Q0 à Q4 de chaque compteur doivent délivrer un état logique parfaitement stable en moins de 16,7ns pour une fréquence d'échantillonnage maximale de 30MHz. Seule la technologie 74F161 est en mesure de présenter un temps de propagation moyen de 8ns en lieu et place des 20ns dédié à la technologie 74HC161.
    D'autre part, comme nous l'avons vu au chapitre [ Carte filleVoie A & B ] le convertisseur analogique-numérique TDA8703 respecte lui aussi la précédente condition en effectuant une conversion en moins de 16ns.

    Pour de plus amples précisions, téléchargez les chronogrammes suivants   17,4ko

    En écriture, la RAM référencée UM61M256k-15 nécessite un état logique stable sur son bus de données durant un laps de temps minimum de 9ns pour un cycle d'écriture supérieur ou égal à 15ns.     Dans notre cas, cette condition est aussi respectée puisque l'échantillon N disponible sur le bus de données est présent durant 16,7ns (donc supérieur à 15ns)  pour une fréquence d'échantillonnage de 30MHz.

   D'où l'importance de choisir des RAM avec un cycle d'écriture de 15ns.

        Multiplexeur et logique de contrôle :

    Le multiplexeur U13 est chargé de sélectionner l'impulsion amorçant l'acquisition des échantillons en fonction de l'entrée trigger choisie au sein du logiciel sous Windows : Voie A, Voie B ou Externe.

    La logique de contrôle (portes logiques U12, U7 et U8) effectue l'ensemble du processus d'acquisition des données en RAM en fonction de la fréquence d'échantillonnage délivrée par la carte oscillateur (de 60Hz à 30MHz). Le microcontrôleur U6 aura dans ce cas, un rôle de subalterne puisqu'il gère uniquement l'amorce et la fin du processus d'acquisition.
   Lors de la phase de restitution des échantillons mémorisés en RAM, le microcontrôleur U6 fait basculer la logique de contrôle dans le mode lecture des données en fournissant un signal d'horloge spécifique dédié aux différents compteurs binaires U1, U5 et U10.

   Si vous souhaitez approfondir la compréhension de la logique de contrôle en phase d'acquisition ou restitution des échantillons, je vous invite à consulter les deux chronogrammes suivants :

       Chronogrammes avec le Trigger en position OFF    23,7ko

       Chronogrammes avec le Trigger en position Voie A, Voie B ou Externe    23,2ko


 

        Le microcontrôleur U6 :  

    Le microcontrôleur U6 - 16F877 reçoit sur ses ports B et D les deux bus de données chargés de véhiculer les échantillons de la Voie A et B. Ensuite, les données parallèles sur 8 bits sont sérialisées par le programme implanté dans U6 puis transférées vers le PC au moyen de la [ Carte RS232 & USB ]. 
   U6 est aussi chargé de piloter l'ensemble des commutations des différentes cartes filles à partir du bus I²C (SDA et SCL). Les différentes commutations de la carte mère s'effectuent à partir du port A.
    Enfin, les deux sorties du port C broches 19 et 18 sont chargées de délivrer deux signaux  rectangulaires distincts à rapport cyclique variable PWM en direction des amplificateurs opérationnels U3.

        Les amplificateurs opérationnels U3:A et U3:B : 

    Cette structure constitue un filtre passe-bas du deuxième ordre permettant de transformer le signal à rapport cyclique variable en une tension continue nommée YPOS A (position verticale de la trace pour la Voie A).
   Ainsi, le potentiel continu délivré en sortie de U3:A est proportionnel à la valeur moyenne du signal rectangulaire à rapport cyclique variable incident PWM délivré par le microcontrôleur U6. Cette tension continue envoyée à la carte fille Voie A est une sorte d'offset contrôlé par le logiciel s'ajoutant algébriquement au signal observé à l'oscilloscope et permettant ainsi, de déplacer la trace sur le plan vertical du graticule.

   Le potentiomètre R7 agit sur l'amplification de U3:A afin d'ajuster précisément la position verticale de la trace de la Voie A en phase d'étalonnage.

   Le second filtre passe-bas constitué par l'amplificateur opérationnel U3:B effectue la même procédure, mais pour la Voie B.